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最近一系列事件再次表明，制約中國芯片產業發展的主要因素已集中到制造能力。如何快速提升制造能力，推動芯片產業發展？只有不斷地研發和創新。

在芯片界，摩爾定律一直占據統治地位。摩爾定律接下來是終結還是延續，已成為過去十年芯片界熱議的話題。摩爾定律自1965年發明以來，一直引領著世界半導體產業向實現更低的成本、更強的性能、更高的經濟效益的目標前進。然而，隨著半導體技術逐漸逼近硅工藝尺寸極限，原摩爾定律導出的“IC的集成度約每隔18個月翻一倍，而性能也將提升一倍”的規律將受到挑戰。

半導體制造工藝的兩種演進路線圖

為此， ITRS組織針對半導體產業中遠期發展的挑戰，在技術路線制定上，提出選擇兩種發展方式（如圖1）：一是繼續沿著摩爾定律按比例縮小的方向前進，專注于硅基CMOS技術；二是按“后摩爾定律”的多重技術創新應用向前發展，即在產品多功能化（功耗、帶寬等）需求下，將硅基CMOS和非硅基等技術相結合，以提供完整的解決方案來應對和滿足層出不窮的新市場發展。

· 繼續使用先進節點，邁向5納米及以下

使用先進節點的好處很多，晶體管密度更大、占用空間更少、性能更高、功率更低，但挑戰也越來越難以克服。極小尺寸下，芯片物理瓶頸越來越難以克服。尤其在近幾年，先進節點走向10nm、7nm、5nm，問題就不再只是物理障礙了，節點越進化，微縮成本越高，能擔負巨額研發費用并實現盈利的設計公司越來越少。

根據公開報道，28nm節點設計成本約為5000萬美元，而到5nm節點，設計總成本已經飆高到逾5億美元，相當于逾35億人民幣。先進工藝如果只能提升性能，無法有效降低甚至守住成本，選擇最先進工藝的客戶將變得越來越有限。

· 以“三維集成”延續摩爾定律

幸運的是，每當摩爾定律被唱衰將走到盡頭，總會激發出科學家和工程師們創新構想，提出力挽狂瀾的突破性技術，將看似走向終結的摩爾定律以“后摩爾定律”的形式延續下去。“后摩爾定律”的實質是，它除了會延續摩爾定律對集成度、性能的追求外，還會利用更多的技術，例如模擬/射頻、高壓功率電源、MEMS傳感器、生物芯片技術及系統級封裝（SiP）等三維集成技術，以提供具有更高附加值的系統。

ITRS指出，在“后摩爾定律”范疇，隨著新興應用不斷出現，智能化微系統芯片將會進入三維集成時代。

三維集成技術概覽和兩條主要的工藝路線

三維集成電路又稱立體集成電路，是集成電路從傳統平面集成方式向垂直方向立體集成方式延伸的產物。三維集成電路的優勢在于：多層器件重疊結構使芯片集成度成倍提高；TSV和混合鍵合工藝使芯片間互連長度大幅度縮短，提高傳輸速度并降低了功耗；多種工藝混合集成，使集成電路功能多樣化；減少封裝尺寸，降低設計和制造成本。三維集成技術可將多層集成電路芯片或晶圓堆疊鍵合，通過三維互連實現多層之間的電信號連接。三維集成技術能實現異質芯片互連結合，發揮出最高系統性能水平，是其獨特的最大優勢。

經過十來年的發展，三維集成技術逐漸形成兩條主要的工藝路線：晶圓間三維堆疊和封裝廠主導的芯片間三維互連。

· 晶圓間三維堆疊技術

通過鍵合堆疊和連通孔工藝的持續改進滿足芯片對更大帶寬、更小功耗的要求。其工藝目前主要用于圖像傳感器的生產，近些年，隨著物聯網、人工智能和5G對更大帶寬、更小功耗和更低延時等特性產品的要求，晶圓級三維集成開始應用于大容量存儲、存算一體、高性能計算等領域。代表廠家有Intel、TSMC、Samsung、SONY等。

· 多顆芯片間三維互連技術

芯片級三維集成，主要追求芯片間凸點(Bump)連接小型化，來提高集成度和芯片性能。其技術特點依托于封裝打線(Wire bond)和凸點(bump)為基礎，把不同功能的芯片通過毫米級的封裝工藝連接。代表廠家主要為半導體制造領域的后端封裝廠，如Amkor、SPIL、ASE、長電、華進等。

二者互有優劣，晶圓間堆疊工藝精度高、互聯密度大；但相較芯片間互連，其良率相對較低、對芯片尺寸匹配度要求高。